En general, todas las CPU, los microprocesadores de un solo chip o las implementaciones de varios chips, ejecutan programas realizando los siguientes pasos:
- Lea una instrucción y descodifíquela.
- Encuentre cualquier dato asociado que sea necesario para procesar la instrucción.
- Procese la instrucción.
- Escriba los resultados.
Lo que complica esta serie de pasos de apariencia sencilla es el hecho de que la jerarquía de la memoria, que incluye la caché, la memoria principal y el almacenamiento no volátil como los discos duros, (donde están las instrucciones y los datos del programa) siempre ha sido más lenta que el propio procesador. El paso (2) a menudo introduce un retraso (en términos de la CPU, a menudo llamado "atasco") mientras los datos llegan por el bus del ordenador. Se ha dedicado una gran cantidad de investigación a los diseños que evitan estos retrasos en la medida de lo posible. A lo largo de los años, un objetivo central del diseño era ejecutar más instrucciones en paralelo, aumentando así la velocidad efectiva de ejecución de un programa. Estos esfuerzos introdujeron complicadas estructuras lógicas y de circuitos. En el pasado, estas técnicas sólo podían implementarse en costosos mainframes o superordenadores debido a la cantidad de circuitos necesarios para estas técnicas. A medida que progresaba la fabricación de semiconductores, cada vez más de estas técnicas podían implementarse en un solo chip semiconductor.
Lo que sigue es un estudio de las técnicas de microarquitectura que son comunes en las CPUs modernas.
Elección del conjunto de instrucciones
La elección de la arquitectura del conjunto de instrucciones que se va a utilizar afecta en gran medida a la complejidad de la implementación de dispositivos de alto rendimiento. A lo largo de los años, los diseñadores de ordenadores han hecho todo lo posible para simplificar los conjuntos de instrucciones, con el fin de permitir implementaciones de mayor rendimiento, ahorrando a los diseñadores esfuerzo y tiempo para las características que mejoran el rendimiento en lugar de malgastarlos en la complejidad del conjunto de instrucciones.
El diseño del conjunto de instrucciones ha progresado desde los tipos CISC, RISC, VLIW y EPIC. Las arquitecturas que se ocupan del paralelismo de datos incluyen SIMD y Vectores.
Canalización de instrucciones
Una de las primeras, y más poderosas, técnicas para mejorar el rendimiento es el uso del pipeline de instrucciones. Los primeros diseños de procesadores realizaban todos los pasos anteriores en una instrucción antes de pasar a la siguiente. Grandes partes de los circuitos del procesador quedaban ociosas en cualquier paso; por ejemplo, los circuitos de decodificación de instrucciones estarían ociosos durante la ejecución y así sucesivamente.
Las tuberías mejoran el rendimiento al permitir que un número de instrucciones se abran paso en el procesador al mismo tiempo. En el mismo ejemplo básico, el procesador empezaría a descodificar (paso 1) una nueva instrucción mientras la última está esperando resultados. Esto permitiría que hasta cuatro instrucciones estuvieran "en vuelo" al mismo tiempo, haciendo que el procesador parezca cuatro veces más rápido. Aunque cualquier instrucción tarda el mismo tiempo en completarse (sigue habiendo cuatro pasos), la CPU en su conjunto "retira" las instrucciones mucho más rápido y puede funcionar a una velocidad de reloj mucho mayor.
Caché
Las mejoras en la fabricación de chips permitieron colocar más circuitos en el mismo chip, y los diseñadores empezaron a buscar formas de utilizarlos. Una de las formas más comunes fue añadir una cantidad cada vez mayor de memoria caché en el chip. La caché es una memoria muy rápida, una memoria a la que se puede acceder en pocos ciclos en comparación con lo que se necesita para hablar con la memoria principal. La CPU incluye un controlador de caché que automatiza la lectura y la escritura desde la caché, si los datos ya están en la caché simplemente "aparecen", mientras que si no lo están el procesador se "paraliza" mientras el controlador de caché los lee.
Los diseños RISC empezaron a añadir caché a mediados y finales de los años 80, a menudo con un total de 4 KB. Este número creció con el tiempo, y las CPUs típicas tienen ahora unos 512 KB, mientras que las más potentes vienen con 1 o 2 o incluso 4, 6, 8 o 12 MB, organizados en múltiples niveles de una jerarquía de memoria. En general, más caché significa más velocidad.
Las memorias caché y los pipelines encajaban perfectamente entre sí. Anteriormente, no tenía mucho sentido construir una tubería que pudiera ejecutarse más rápido que la latencia de acceso de la memoria caché fuera del chip. En cambio, utilizar la memoria caché en el chip significaba que una tubería podía funcionar a la velocidad de la latencia de acceso a la caché, un tiempo mucho menor. Esto permitió que las frecuencias de funcionamiento de los procesadores aumentaran a un ritmo mucho más rápido que el de la memoria fuera del chip.
Predicción de ramas y ejecución especulativa
Las paradas de la tubería y los vaciados debidos a las bifurcaciones son las dos cosas principales que impiden lograr un mayor rendimiento mediante el paralelismo a nivel de instrucción. Desde el momento en que el decodificador de instrucciones del procesador ha descubierto que ha encontrado una instrucción de bifurcación condicional hasta el momento en que se puede leer el valor del registro de salto decisivo, la tubería puede estar estancada durante varios ciclos. Por término medio, una de cada cinco instrucciones ejecutadas es una bifurcación, por lo que se trata de una cantidad elevada de estancamiento. Si se toma la bifurcación, es aún peor, ya que entonces todas las instrucciones subsiguientes que estaban en la tubería deben ser vaciadas.
Técnicas como la predicción de bifurcaciones y la ejecución especulativa se utilizan para reducir estas penalizaciones de las bifurcaciones. La predicción de bifurcación consiste en que el hardware hace conjeturas sobre si se tomará una determinada bifurcación. La conjetura permite al hardware prefijar las instrucciones sin esperar a la lectura del registro. La ejecución especulativa es una mejora adicional en la que el código a lo largo de la ruta predicha se ejecuta antes de que se sepa si la rama debe tomarse o no.
Ejecución fuera de orden
La adición de cachés reduce la frecuencia o la duración de las paradas debidas a la espera de los datos que se obtienen de la jerarquía de la memoria principal, pero no elimina por completo estas paradas. En los primeros diseños, una pérdida de caché obligaba al controlador de caché a detener el procesador y esperar. Por supuesto, puede haber alguna otra instrucción en el programa cuyos datos estén disponibles en la caché en ese momento. La ejecución fuera de orden permite procesar esa instrucción lista mientras una instrucción más antigua espera en la caché, y luego reordena los resultados para que parezca que todo ha ocurrido en el orden programado.
Superescalar
Incluso con toda la complejidad añadida y las puertas necesarias para soportar los conceptos expuestos, las mejoras en la fabricación de semiconductores pronto permitieron utilizar aún más puertas lógicas.
En el esquema anterior, el procesador procesa partes de una sola instrucción a la vez. Los programas informáticos podrían ejecutarse más rápidamente si se procesaran múltiples instrucciones simultáneamente. Esto es lo que consiguen los procesadores superescalares, al replicar unidades funcionales como las ALU. La replicación de las unidades funcionales sólo fue posible cuando el área del circuito integrado (a veces llamado "die") de un procesador de una sola instrucción ya no alcanzaba los límites de lo que podía fabricarse de forma fiable. A finales de la década de 1980, los diseños superescalares comenzaron a entrar en el mercado.
En los diseños modernos es habitual encontrar dos unidades de carga, una de almacenamiento (muchas instrucciones no tienen resultados que almacenar), dos o más unidades matemáticas de enteros, dos o más unidades de coma flotante y, a menudo, una unidad SIMD de algún tipo. La lógica de emisión de instrucciones crece en complejidad al leer una enorme lista de instrucciones de la memoria y entregarlas a las diferentes unidades de ejecución que están ociosas en ese momento. Los resultados se recogen entonces y se reordenan al final.
Cambio de nombre del registro
El renombramiento de registros se refiere a una técnica utilizada para evitar la ejecución innecesaria en serie de las instrucciones del programa debido a la reutilización de los mismos registros por parte de dichas instrucciones. Supongamos que tenemos dos grupos de instrucciones que utilizarán el mismo registro, un conjunto de instrucciones se ejecuta primero para dejar el registro al otro conjunto, pero si el otro conjunto se asigna a un registro similar diferente, ambos conjuntos de instrucciones pueden ejecutarse en paralelo.
Multiprocesamiento y multihilo
Debido a la creciente brecha entre las frecuencias de funcionamiento de la CPU y los tiempos de acceso a la DRAM, ninguna de las técnicas que mejoran el paralelismo a nivel de instrucciones (ILP) dentro de un programa podía superar los largos estancamientos (retrasos) que se producían cuando había que obtener datos de la memoria principal. Además, los grandes recuentos de transistores y las altas frecuencias de funcionamiento necesarias para las técnicas de ILP más avanzadas requerían niveles de disipación de energía que ya no se podían refrigerar de forma barata. Por estas razones, las nuevas generaciones de ordenadores han empezado a utilizar niveles más altos de paralelismo que existen fuera de un solo programa o hilo de programa.
Esta tendencia se conoce a veces como "computación de rendimiento". Esta idea se originó en el mercado de los mainframes, donde el procesamiento de transacciones en línea ponía el acento no sólo en la velocidad de ejecución de una transacción, sino en la capacidad de gestionar un gran número de transacciones al mismo tiempo. Con las aplicaciones basadas en transacciones, como el enrutamiento de la red y el servicio de sitios web, que han aumentado mucho en la última década, la industria informática ha vuelto a hacer hincapié en las cuestiones de capacidad y rendimiento.
Una técnica de cómo se consigue este paralelismo es a través de los sistemas de multiprocesamiento, sistemas informáticos con múltiples CPU. En el pasado esto estaba reservado a los mainframes de gama alta, pero ahora los servidores multiprocesadores a pequeña escala (2-8) se han convertido en algo habitual para el mercado de las pequeñas empresas. Para las grandes empresas, son comunes los multiprocesadores a gran escala (16-256). Incluso los ordenadores personales con múltiples CPUs han aparecido desde la década de 1990.
Los avances en la tecnología de los semiconductores redujeron el tamaño de los transistores; han aparecido las CPUs multinúcleo, en las que se implementan múltiples CPUs en el mismo chip de silicio. Inicialmente se utilizaban en los chips destinados a los mercados integrados, donde las CPU más sencillas y pequeñas permitían que las múltiples instancias cupieran en una sola pieza de silicio. En 2005, la tecnología de los semiconductores permitía fabricar en volumen chips CMP de CPUs duales de gama alta para ordenadores de sobremesa. Algunos diseños, como el UltraSPARC T1, utilizaban diseños más sencillos (escalares, en orden) para que cupieran más procesadores en una pieza de silicio.
Recientemente, otra técnica que se ha hecho más popular es el multihilo. En el multithreading, cuando el procesador tiene que obtener datos de la memoria lenta del sistema, en lugar de quedarse parado hasta que lleguen los datos, el procesador cambia a otro programa o hilo de programa que esté listo para ejecutarse. Aunque esto no acelera un programa/hilo concreto, aumenta el rendimiento general del sistema al reducir el tiempo que la CPU está inactiva.
Conceptualmente, el multihilo es equivalente a un cambio de contexto a nivel del sistema operativo. La diferencia es que una CPU multihilo puede realizar un cambio de hilo en un ciclo de CPU en lugar de los cientos o miles de ciclos de CPU que normalmente requiere un cambio de contexto. Esto se consigue replicando el hardware de estado (como el archivo de registro y el contador de programa) para cada hilo activo.
Otra mejora es el multihilo simultáneo. Esta técnica permite a las CPUs superescalares ejecutar instrucciones de diferentes programas/hilos simultáneamente en el mismo ciclo.
